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C8051F380/1/2/3/4/5/6/7/C
Table 25.1. SPI Slave Timing Parameters
Parameter
Description
Min
Max
Units
Master Mode Timing (See Figure 25.8 and Figure 25.9)
T MCKH
T MCKL
T MIS
T MIH
SCK High Time
SCK Low Time
MISO Valid to SCK Shift Edge
SCK Shift Edge to MISO Change
1 x T SYSCLK
1 x T SYSCLK
1 x T SYSCLK + 20
0
—
—
—
—
ns
ns
ns
ns
Slave Mode Timing (See Figure 25.10 and Figure 25.11)
T SE
T SD
T SEZ
T SDZ
T CKH
T CKL
T SIS
T SIH
T SOH
T SLH
NSS Falling to First SCK Edge
Last SCK Edge to NSS Rising
NSS Falling to MISO Valid
NSS Rising to MISO High-Z
SCK High Time
SCK Low Time
MOSI Valid to SCK Sample Edge
SCK Sample Edge to MOSI Change
SCK Shift Edge to MISO Change
Last SCK Edge to MISO Change
(CKPHA = 1 ONLY)
2 x T SYSCLK
2 x T SYSCLK
—
—
5 x T SYSCLK
5 x T SYSCLK
2 x T SYSCLK
2 x T SYSCLK
—
6 x T SYSCLK
—
—
4 x T SYSCLK
4 x T SYSCLK
—
—
—
—
4 x T SYSCLK
8 x T SYSCLK
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
Note: T SYSCLK is equal to one period of the device system clock (SYSCLK).
262
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